posedge，verilog中posedge后面都是时钟clk能不能跟其他信号呢

来源：整理时间：2023-08-24 08:54:26 编辑：智能门户手机版

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是的，在a的上升沿，c就会变为1

或许可以。

verilog中posedge后面都是时钟clk能不能跟其他信号呢

always @ (posedge clk or negedge reset) begin if(!reset) .....end因为是negedge ，所以是reset为低时复位。

verilog中if的判断语句可以写posedge 某信号吗

高电平有效根本不用posedge，这个你搞错了。应该就是电平触发always@（sig）或者assign a = sig ？1：0。

高电平触发不是posedge也不是@（sig），@（sig）是电平变化触发，就是电平一有变化就触发

Verilog 小问题

脉冲边缘检测方法更准确的说是实现有效脉冲边缘的检测，它实际上包含了无效脉冲边缘的滤除功能（俗称消抖）。因此，不能直接采用原始输入脉冲用negedge/posedge语句来实现。当然，换句话说，如果你用该两条语句，但实际用的脉冲信号是经过消抖等处理的话，其实也是可以的。个人的看法，供参考。

：posedge 2、下降沿：上升沿触发 always @( posedge clk ) begin .....：negedge 3......、双边沿.：edge(即上升沿下降沿均触发) 例.： 1....、上升沿.Verilog有三种边沿触发关键字..

没看懂什么意思？

不可以，因为一般你的always块是上升沿触发的，在一个上升沿中捕捉另一个上升沿，是不太现实的。。你可以给他来个缓存赋值，通过判断此刻的值和上一个时钟时的值是否不同，来实现判定某个变量变化的目的。。

不可以的。。。。。

你好！可以做一个出来，a_last<=a; if(a&&~a_last)就是上升沿了仅代表个人观点，不喜勿喷，谢谢。