并行加法器，用两个4位并行加法器和适当的逻辑门电路实现XYZ

来源：整理时间：2025-02-27 13:40:18 编辑：智能门户手机版

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1，用两个4位并行加法器和适当的逻辑门电路实现XYZ
2，如何用一位全加器设计4位串行进行二进制并行加法器
3，设计一个8位二进制并行加法器在控制变量M的控制下既能做加法
4，加法器原理

1，用两个4位并行加法器和适当的逻辑门电路实现XYZ

不用，只需利用两个74LS283，第一个实现X+Y，再利用与门算出Z分别与（X+Y)算出来的结果相乘后的结果，然后利用第二个74LS283将相乘后的结果加起来，就可以了。

任务占坑

用两个4位并行加法器和适当的逻辑门电路实现XYZ

2，如何用一位全加器设计4位串行进行二进制并行加法器

加法器是基于二进制逻辑关系5261设计的。假设计算的是 a1+a2，和为4102c[1：0]，有下列两种关系：1. a1和a2都为1时，进位c[1]=1，即逻辑与1653；2. a1和a2只有一个为1时，低位c[0]=1，即逻辑异或回；因此加法器的实现方式为答 c[1]=a1 and a2， c[0]=a1 xor a2 。

如何用一位全加器设计4位串行进行二进制并行加法器

3，设计一个8位二进制并行加法器在控制变量M的控制下既能做加法

用异或门，来控制求反加一。用 283 即可实现加减运算。

我的回答是：用4位二进制并行加法器设计一个4位二进制并行加法/减法器. 解设a和b分别为4位二进制数，其中a=a4a3a2a1为被加数(或被减数)，b=b4b3b2b1为加数(或减数)，s=s4s3s2s1为和数(或差数)。并令m为功能选择变量，当m=0时，执行a＋b；当m=1时，执行a－b。减法采用补码运算。可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。具体可将4位二进制数a直接加到并行加法器的a4、a3、a2和a1输入端，4位二进制数b通过异或门加到并行加法器的b4、b3、b2和b1输入端。并将功能选择变量m作为异或门的另一个输入且同时加到并行加法器的c0进位输入端

设计一个8位二进制并行加法器在控制变量M的控制下既能做加法

4，加法器原理

【中文名】：加法器【外文名】：Pascaline【定义】：产生数的和的装置【作用】：产生数的和【出入】：加数和被加数【类型】：一种数位电路【举例】：BCD、加三码【工作原理】：设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。则和si=aiii+ibii+iici+aibici ，(1)进位ci+1=aibi+aici+bici ，(2)令 gi=aibi， (3)pi=ai+bi， (4)则 ci+1= gi+pici， (5)只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。把式(5)展开，得到：ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0(6) 。随着位数的增加式(6)会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~cn-1）算出以后，和也就可由式（1）得出。使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。

他说的对。

《数字电子技术基础》里面有