vhdl，VHDL 语言到底是什么东西

本文目录一览

1，VHDL 语言到底是什么东西
2，VHDL是啥语言
3，VHDL是怎么样的一个设计思想看了几天书和程序发现越来越糊
4，VHDL 什么意思
5，VHDL是什么
6，什么是VHDL语言有什么用

1，VHDL 语言到底是什么东西

就是一种你不会的语言！

后缀名一致，保存文件名相同。

yo .~ 你这问题停不错的嘛。。~

VHDL 语言到底是什么东西

2，VHDL是啥语言

硬件描述语言（Hardware Description Language）；甚高速集成电路硬件描述语言（Very High Speed Integrated Circuits Hardware Description Language）

VHDL是啥语言

3，VHDL是怎么样的一个设计思想看了几天书和程序发现越来越糊

我也说下自己浅显的看法吧。VHDL是用在FPGA上的，你写完VHDL之后，经过布局布线一系列的过程，最终下到FPGA上，这时候FPGA会构造相应的数字电路（就是用门来实现的），达到你程序的功能。最终VHDL是实现的一个数字电路，很明显这就和C语言有很多区别了。你感觉比较奇怪的，应该就是VHDL的并行执行了。其实也很简单，你想想实际的数字电路，不就是并行的吗。个人推荐有条件的话，多写写程序上板子调一调，很能加深理解的。

VHDL是怎么样的一个设计思想看了几天书和程序发现越来越糊

4，VHDL 什么意思

VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。

&的意思就是连接，比如两个一位的信号a，b通过c<=“a&b”就合成为一个2位的信号c

:=是为变量赋值。<=是为信号赋值。

5，VHDL是什么

VHDL全名Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE-1076（简称87版)之后，各EDA公司相继推出自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，简称93版。VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。

vhdl的英文全写是：vhsic（very high speed integrated circuit）hardware descriptiong language.翻译成中文就是超高速集成电路硬件描述语言。 vhdl语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。

http://baike.baidu.com/view/1201.htm

超高速集成电路硬件描述语言（Very-High-Speed Integrated Circuit HardwareDescription Language）

6，什么是VHDL语言有什么用

VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点