oddr，我用的FPGA的时钟源和ODDR2的IP核可以用在cpld中吗

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1，我用的FPGA的时钟源和ODDR2的IP核可以用在cpld中吗
2，从oddr输出的同步时钟和数据需要约束吗
3，熔接机接的时候看看是好的用ODDr测出来衰耗大什么原因
4，谁用过xilinx的 ODDR2
5，ODDR是什么设备
6，如何正确使用fpga的时钟资源

1，我用的FPGA的时钟源和ODDR2的IP核可以用在cpld中吗

时钟从专用引脚进FPGA，有专门的走线直接进GCLK驱动，如果不走专用引脚进，也可以进，但是要经过其他走线资源，增加延时。一般建议走专用引脚，这样延时小，而且延时固定，这个在高速系统里很重要。

ip核都是有器件类型的限制的，一般不可以。再看看别人怎么说的。

我用的FPGA的时钟源和ODDR2的IP核可以用在cpld中吗

2，从oddr输出的同步时钟和数据需要约束吗

特权同学的《SDRAM时钟相移估算》针对SDRAM的相移设置做了一些介绍，也列举了一个活生生的例子进行讲解。很多朋友在实际应用中即便对SDRAM的时序模型熟悉了，当可能仍然不知道在TimeQuest这个工具上如何进行时序约束和分析

我也不确定，还是看看专业人士怎么说。

从oddr输出的同步时钟和数据需要约束吗

3，熔接机接的时候看看是好的用ODDr测出来衰耗大什么原因

这个问题实话说挺复杂的，原因可能是以下几个中的一个：一是现在有些贴牌的、国产的熔接机熔接损耗就是大，这个是没法弄的，只能以后选择更好一点的机器来解决；二是熔接机电极可能很久没更换了，或者放电电流不合适，解决办法就是换对电极、做个放电校正试试；三是机器主板或者高压包再或者某些其他部位有问题，这个得找专业的人来维修；四是切割刀也是影响熔接损耗大小的一个因素，看看是不是切刀切的不好，调调刀。当然了还有其他的可能性，但上面这几种可能性大一点。

期待看到有用的回答！

熔接机接的时候看看是好的用ODDr测出来衰耗大什么原因

4，谁用过xilinx的 ODDR2

fpga的设计中，时钟系统的设计极其重要，通常时钟信号会使用bufg网络减少传输延迟，提高系统性能并增强系统的稳定性。在实际使用中，经常会遇到需要将某个bufg上的时钟信号通过fpga的普通io输出。如果直接从bufg上连接到obuf上，在编译器map的...

你用的什么型号的FPGA，每个大家族型号的FPGA的ODDR用法不尽然一致。可以到官网下载 user guide 关于 IO 的那一篇，然后找到介绍即可。主要参数为时钟选择 C0 C1 NONE 。

5，ODDR是什么设备

通过oddr把两路单端的数据合并到一路上输出上下沿同时输出数据上沿输出a路下沿输出b路如果两路输入信号一路恒定为1，一路恒定为0，那么输出的信号实际上就是输入的时钟信号

你好！ODDR是什么设备？--光纤检测设备(ODDR) ODDR-光缆测试仪，ODDR光纤测试,可测出光纤线路问题及光纤在哪里断了使用实例：光纤连接不正常故障原因：光纤有抽芯解决办法：用光纤检测设备（ODDR）检测光纤坏掉之处，重新熔接光纤。打字不易，采纳哦！

光纤测试仪

6，如何正确使用fpga的时钟资源

锁相环(PLL)和混合模式时钟管理器(MMCM)处理的工作有许多是相同的，比如频率综合、内外部时钟抖动滤波、时钟去歪斜等。这两种资源也可用于镜像、发送或再缓冲时钟信号。在深思设计实现细节时，把这些通常用法记在心里，有助于理清时钟选择的思路。对于长期产品发展规划而言，在制定合适的时钟策略时，应考虑各个器件系列之间的兼容性。下面让我们深入了解一下这些时钟资源。您可以使用DCM将时钟源的输入时钟信号相乘，生成高频率时钟信号。与此类似，可以将来自高频率时钟源的输入时钟信号相除，生成低频率时钟信号。数字时钟管理器顾名思义，数字时钟管理器(DCM)是一种用于管理时钟架构并有助于时钟信号成形和操控的模块。DCM内含一个延迟锁相环(DLL)，可根据输入时钟信号，去除DCM输出时钟信号的歪斜，从而避免时钟分配延迟。DLL 内含一个延迟元件和控制逻辑链路。延迟元件的输出是输入时钟延迟所得。延迟时间取决于延迟元件在延迟链路中的位置。这种延迟体现为针对原始时钟的相位改变或相移，这就是所谓的“数字相移”。图1所示的即为Virtex-4器件中的典型DCM模块。根据Virtex-4FPGA用户指南(UG070，2.6 版本)的介绍，Virtex-4中有三种不同的DCM原语。一般来说，DLL与PLL类似。但与PLL不同的是DLL不含压控振荡器(VCO)。PLL会一直存储相位和频率信息，而DLL只存储相位信息。因此，DLL略比PLL稳定。DLL和PLL这两种类型都可以使用模拟和数字技术设计，或者混合两种技术设计。但赛灵思器件中的DCM采用全数字化设计。由于DCM可以在时钟路径上引入延迟，比如您就可使用DCM可以精确地为DRAM生成行和列访问选通信号的时序。与此类似，数据总线上的各个数据位可以在不同的时间到达。为了正确对数据位采样，接收端的时钟信号必须适当地与所有数据位的到达保持同步。如果接收器使用发射时钟，可能会要求延迟从发送端到接收端的时钟信号。有时设计可能需要一个更高的时钟频率来运行FPGA上的逻辑。但是，只有低频率输出的时钟源可以用。此时可以使用DCM将时钟源的输入时钟信号相乘，生成高频率时钟信号。与此类似，可以将来自高频率时钟源的输入时钟信号相除，生成低频率时钟信号。这种技术称为“数字频率综合”。设计人员使用扩频时钟并通过调制时钟信号来降低时钟信号的峰值电磁辐射。未经调制的时钟信号的峰值会产生高电磁辐射。但经调制后，电磁辐射被扩展到一系列时钟频率上，从而降低了所有频点的辐射。一般来说，如果需要满足一定的最大电磁辐射要求和在FPGA上执行高速处理的时候(比如说通信系统中接收器使用的解串器)，就需要使用扩频时钟。因此，FPGA中的DCM将乘以输入扩频时钟信号，在内部生成高频时钟信号。 DCM的输出必须准确地跟随扩频时钟，以保持相位和频率对齐并更新去歪斜和相移。DCM相位和频率对齐的恶化会降低接收器的歪斜裕量。建立时钟的镜像需要将时钟信号送出FPGA器件，然后又将它接收回来。可以使用这种方法为多种器件的板级时钟信号去歪斜。DCM能够把时钟信号从FPGA发送到另一个器件。这是因为FPGA的输入时钟信号不能直接路由到输出引脚，没有这样的路由路径可用。如果仅需要发送时钟信号，那么使用DCM将时钟信号发送到输出引脚，可以确保信号的保真度。另外也可选择在时钟信号发送之前，将DCM输出连接到ODDR触发器。当然也可以选择不使用DCM，仅使用ODDR 来发送时钟信号。往往时钟驱动器需要将时钟信号驱动到设计的多个组件。这会增大时钟驱动器的负荷，导致出现时钟歪斜及其它问题。在这种情况下，需要采用时钟缓冲来平衡负载。时钟可以连接到FPGA上的一系列逻辑块上。为确保时钟信号在远离时钟源的寄存器上有合适的上升和下降时间(从而将输入输出时延控制在允许的范围内)，需要在时钟驱动器和负载之间插入时钟缓冲器。DCM可用作时钟输入引脚和逻辑块之间的时钟缓冲器。最后，还可以使用DCM将输入时钟信号转换为差分I/O标准信号。例如，DCM可以将输入的LVTTL时钟信号转换为LVDS时钟信号发送出去。